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VHDLの文法  実践編はこちら  問題集はこちら

1、VHDLとは
1.1 VHDLの役割
1.2 VHDLの歴史
1.3 VHDLとVerilog
1.4 HDLの将来
1.5 論理合成とHDL
1.6 FPGAとASIC
1.7 アナログ設計とHDL
2、VHDL文法基礎

2.1 基本的約束
2.2 変数のタイプと値の書き方
2.2.1 スカラー型
2.2.1.1 実数型
2.2.1.2 整数型
2.2.1.3 物理型
2.2.1.4 列挙型
2.2.1.4.1 論理型
2.2.1.4.2 bit
2.2.1.4.3 文字
2.2.2 複合型
2.2.2.1 文字列
2.2.2.2 その他配列型
2.2.2.3 レコード型
2.2.2.4 ファイル型
2.2.2.5 アクセス型
2.2.2.6 不完全型
3. 実際の回路記述で使う型
3.1 IEEEライブラリー
3.2 解析関数
3.3 タイプ変換
4.演算子
4.1 論理演算
4.2 シフトローテート演算
4.3 関係演算
4.4 算術演算
4.5 代入
4.6 結合演算
5 名前の付け方
5.1 予約語
5.2 大文字小文字を区別したいとき(VHDLー93)
5.3 エイリアス
6. VHDLの回路記述
6.1 実際の回路記述
7. シミュレーションしてみよう
7.1 テストベンチを作る
7.2シミュレーションの実行
7.3 配列どうしの演算
8. entityの書き方
8.1 generic宣言
8.2 port宣言
8.3 宣言部
8.4 begin〜end

9.アーキテクチャーの書き方
9.1 宣言部
9.2 アーキテクチャー本体
9.2.1 コンカレント性
9.2.2 時間の概念--遅延
9.2.2.1 暗黙的な遅延ーδ遅延
9.2.2.2 意図的な遅延
9.3 デジタル回路の見方
9.3.1 コンカレント文の文法
9.3.1.1 代入文
9.3.1.2 条件付きコンカレント文(1)
9.3.1.3 条件付きコンカレント文(2)
9.3.1.4 block文
9.3.1.5 プロセス文
9.3.2 シーケンシャル文の文法
9.3.2.1 variable
9.3.2.2 constant
9.3.2.3 代入
9.3.2.4 wait文
9.3.2.5 if文
9.3.2.6 case文
9.3.2.7 ループ文
9.3.2.8 exitとnext
9.3.2.9 assert文とreport文
9.3.3 サブプログラム
9.3.3.1 Function
9.3.3.2 procedure
9.3.3.3 サブプログラムの呼び出し
9.3.3.4 サブプログラムのオーバーロード
9.3.3.5 特殊なサブプログラム
9.3.3.5.1 now
9.3.3.5.2 newとdeallocate
9.3.3.5.3 null
9.4 階層設計
9.4.1 コンポーネント宣言
9.4.2 コンポーネント宣言を使わない階層設計(entity呼び出し)
9.4.3 階層設時の相互接続のルール
9.5 ライブラリー
9.5.1 package
9.5.2 パッケージボディー
9.5.3 ライブラリー宣言とuse文
9.5.3.1 ライブラリー宣言
9.5.3.2 USE文
9.5.3.3 entityの参照方法
9.6 ファイル操作
9.6.1 ファイルオープン
9.6.2 ファイルオープン(ステイタス付き)
9.6.3 ファイルクローズ
9.6.4 ファイルリード
9.6.5 ファイルライト
9.6.6 エンドファイル
9.7 テキストIO
9.7.1 人間が読める形でのファイルの読み書き
9.7.2 テキストIOパッケージの構造
9.7.3 std_logicタイプの読み書き
9.8 アトリビュート
9.8.1 ユーザーが定義するアトリビュート
9.8.2 あらかじめ決められているアトリビュート


参考文献




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